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王金明 著 / 电子工业出版社 / 2014-07 / 平装
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数字系统设计与Verilog HDL(第5版)
本书根据EDA 课程教学要求,以提高数字设计能力为目的,系统阐述FPGA 数字系统开发的相关知识,主要内容包括EDA 技术概述、FPGA/CPLD 器件、Verilog 硬件描述语言等。全书以Quartus Ⅱ、Synplify Pro软件为平台,以Verilog―1995 和Verilog―2001 语言标准为依据,以可综合的设计为重点,通过大量经过验证的数字设计实例,阐述数字系统设计的方法与技术,由浅入深地介绍Verilog 工程开发的知识与技能。
解放军理工大学教授,在高校从事多年的通信类本科生和研究生的教学工作,以及相关的科研工作,著有教材多部。
第1章 EDA技术概述 11.1 EDA技术及其发展 11.2 Top-down设计与IP核复用 41.2.1 Top-down设计 41.2.2 Bottom-up设计 51.2.3 IP复用技术与SoC 51.3 数字设计的流程 71.3.1 设计输入 71.3.2 综合 91.3.3 布局布线 91.3.4 仿真 101.3.5 编程配置 101.4 常用的EDA软件工具 101.5 EDA技术的发展趋势 14习题1 15第2章 FPGA/CPLD器件 162.1 PLD器件概述 162.1.1 PLD器件的发展历程 162.1.2 PLD器件的分类 172.2 PLD的基本原理与结构 192.2.1 PLD器件的基本结构 192.2.2 PLD电路的表示方法 202.3 低密度PLD的原理与结构 212.4 CPLD的原理与结构 262.4.1 宏单元结构 262.4.2 典型CPLD的结构 272.5 FPGA的原理与结构 302.5.1 查找表结构 302.5.2 典型FPGA的结构 322.6 FPGA/CPLD的编程元件 372.7 边界扫描测试技术 412.8 FPGA/CPLD的编程与配置 432.8.1 在系统可编程 432.8.2 CPLD器件的编程 442.8.3 FPGA器件的配置 442.9 FPGA/CPLD器件概述 502.10 FPGA/CPLD的发展趋势 54习题2 55第3章 Quartus Ⅱ集成开发工具 563.1 Quartus Ⅱ原理图设计 563.1.1 半加器原理图设计输入 563.1.2 编译与仿真 603.1.3 1位全加器编译与仿真 643.2 Quartus Ⅱ的优化设置 653.2.1 分析与综合设置 653.2.2 优化布局布线 673.2.3 设计可靠性检查 723.3 Quartus Ⅱ的时序分析 733.3.1 时序设置与分析 733.3.2 时序逼近 753.4 基于宏功能模块的设计 773.4.1 Megafunctions库 773.4.2 Maxplus2库 823.4.3 Primitives库 83习题3 85实验与设计 873-1 简易数字钟 873-2 序列产生器 883-3 m序列发生器 893-4 8位带符号乘法器 893-5 模24方向可控计数器 923-6 用锁相环模块实现倍频和分频 94第4章 Verilog设计初步 974.1 Verilog简介 974.2 Verilog模块的结构 984.3 Verilog基本组合电路设计 1024.3.1 用Verilog设计基本组合电路 1024.3.2 用Verilog设计加法器 1024.4 Verilog基本时序电路设计 1054.4.1 用Verilog设计触发器 1054.4.2 用Verilog设计计数器 106习题4 108实验与设计 1084-1 Synplify Pro综合器的使用方法 1084-2 Synplify综合器的使用方法 112第5章 Verilog语法与要素 1145.1 Verilog语言要素 1145.2 常量 1155.2.1 整数(Integer) 1155.2.2 实数(Real) 1175.2.3 字符串(Strings) 1175.3 数据类型 1185.3.1 net型 1185.3.2 variable型 1195.4 参数 1215.5 向量 1235.6 运算符 125习题5 129实验与设计 1305-1 RAM存储器设计 1305-2 用rom模块实现4×4无符号数乘法器 132第6章 Verilog行为语句 1366.1 过程语句 1366.1.1 always过程语句 1376.1.2 initial过程语句 1406.2 块语句 1416.2.1 串行块begin-end 1416.2.2 并行块fork-join 1426.3 赋值语句 1436.3.1 持续赋值与过程赋值 1436.3.2 阻塞赋值与非阻塞赋值 1446.4 条件语句 1456.4.1 if-else语句 1466.4.2 case语句 1476.5 循环语句 1516.5.1 for语句 1526.5.2 repeat、while、forever语句 1536.6 编译指示语句 1556.7 任务与函数 1566.7.1 任务(task) 1566.7.2 函数(function) 1586.8 顺序执行与并发执行 161习题6 162实验与设计 1636-1 4×4矩阵键盘检测电路 1636-2 计数器设计 164第7章 Verilog设计的层次与风格 1677.1 Verilog设计的层次 1677.2 门级结构描述 1677.2.1 Verilog HDL内置门元件 1687.2.2 门级结构描述 1707.3 行为描述 1717.4 数据流描述 1727.5 不同描述风格的设计 1737.5.1 半加器设计 1737.5.2 1位全加器设计 1747.5.3 4位加法器设计 1767.6 多层次结构电路的设计 1777.7 基本组合电路设计 1797.7.1 门电路 1797.7.2 编译码器 1797.7.3 其他组合电路 1817.8 基本时序电路设计 1827.8.1 触发器 1827.8.2 锁存器与寄存器 1827.8.3 计数器与串并转换器 1847.8.4 简易微处理器 1857.9 三态逻辑设计 187习题7 189实验与设计 1897-1 数字表决器 1897-2 FIFO缓存器设计 192第8章 Verilog有限状态机设计 1958.1 有限状态机 1958.2 有限状态机的Verilog描述 1978.2.1 用三个过程描述 1988.2.2 用两个过程描述 1998.2.3 单过程描述方式 2018.3 状态编码 2038.3.1 常用的编码方式 2038.3.2 状态编码的定义 2078.4 有限状态机设计要点 2098.4.1 复位和起始状态的选择 2098.4.2 多余状态的处理 209习题8 211实验与设计 2118-1 流水灯控制器 2118-2 汽车尾灯控制器 2138-3 状态机A/D采样控制电路 2148-4 用状态机实现字符液晶显示控制 215第9章 Verilog设计进阶 2229.1 加法器设计 2229.1.1 级连加法器 2229.1.2 数据流描述的加法器 2239.1.3 超前进位加法器 2249.1.4 流水线加法器 2259.2 乘法器设计 2269.2.1 并行乘法器 2269.2.2 移位相加乘法器 2289.2.3 布斯乘法器 2319.2.4 查找表乘法器 2339.3 奇数分频与小数分频 2349.3.1 奇数分频 2349.3.2 半整数分频与小数分频 2359.4 VGA图像的显示与控制 2379.4.1 DE2―70的VGA显示电路 2379.4.2 VGA图像显示原理与时序 2389.4.3 VGA图像显示与控制的实现 2419.5 点阵式液晶显示控制 2479.6 乐曲演奏电路 252习题9 257实验与设计 2599-1 数字跑表 2599-2 实用多功能数字钟 266第10章 Verilog设计的优化 27510.1 设计的可综合性 27510.2 流水线设计技术 27710.3 资源共享 28110.4 过程 28310.5 阻塞赋值与非阻塞赋值 285习题10 289实验与设计 28910-1 小数分频 28910-2 如何在FPGA设计中消除毛刺 29110-3 消抖动电路 294第11章 Verilog仿真与测试 29511.1 系统任务与系统函数 29511.2 用户自定义元件 29911.2.1 组合电路UDP元件 30011.2.2 时序逻辑UDP元件 30111.3 延时模型的表示 30311.3.1 时间标尺定义`timescale 30311.3.2 延时的表示与延时说明块 30411.4 测试平台 30511.5 组合和时序电路的仿真 30811.5.1 组合电路的仿真 30811.5.2 时序电路的仿真 310习题11 310实验与设计 31111-1 用ModelSim仿真8位二进制加法器 31111-2 仿真乘累加器 316第12章 Verilog语言的发展 31812.1 Verilog―2001语法结构 31812.1.1 语法结构的扩展与增强 31812.1.2 设计管理 32412.1.3 系统任务和系统函数的扩展 32612.1.4 VCD文件的扩展 32912.2 Verilog―2002语法结构 33012.2.1 硬件单元建模 33112.2.2 属性 33412.2.3 编程语言接口 338习题12 339第13章 通信与信号处理设计实例 34013.1 m序列发生器 34013.1.1 m序列的原理与性质 34013.1.2 m序列产生器设计 34213.2 Gold码 34413.2.1 Gold码的原理与性质 34413.2.2 Gold码产生器设计 34513.3 CRC校验码 34713.4 FSK解调 34913.5 数字过零检测与等精度频率测量 35213.5.1 数字过零检测法 35213.5.2 等精度频率测量 35313.6 QPSK调制器的FPGA实现 35613.7 FIR数字滤波器 35913.8 FPGA信号处理基础及浮点计算实例 36313.8.1 定点数的表示法 36313.8.2 浮点数的表示法 36413.8.3 定点数到浮点数的格式转换 36613.8.4 浮点数乘法 36813.8.5 浮点数加法 37113.8.6 浮点数除法 374习题13 376实验与设计 37613-1 信号音产生器 37613-2 异步串行接口(UART) 383附录A Verilog HDL(IEEE Std 1364―1995)关键字 389附录B Verilog HDL(IEEE Std 1364―2001)关键字 390附录C DE2系统介绍 391附录D DE2―70系统介绍 393附录E 有关术语与缩略语 395参考文献 400
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开播时间:09月02日 10:30