正版保障 假一赔十 可开发票
-
作者:
张德学，张小军，郭华编著
-
出版社:
清华大学出版社
-
ISBN:
9787302388562
-
出版时间:
2014-06
-
装帧:
平装
-
开本:
16开
-
ISBN:
9787302388562
-
出版时间:
2014-06
售价
￥
20.97
6.0折
定价
￥35.00
品相
全新
上书时间2023-11-14
卖家超过10天未登录
手机购买
![]()
微信扫码访问
-
-
商品描述：
-
作者简介
张德学，男，2006年获中国科学技术大学电路与系统专业博士学位，2011—2014年在复旦大学专用集成电路与系统国家重点实验室做博士后。2011年，知名品牌设计的“32位嵌入式SoC安全家电网关芯片”流片测试成功。长期工作在教学与科研靠前线，主讲“EDA技术与应用”、“SoC设计方法学”等课程。
目录
第1章现代数字系统设计简介
1.1现代数字系统设计流程
1.2FPGA／CPLD原理
1.2.1乘积项技术原理
1.2.2CPLD原理
1.2.3查找表技术原理
1.2.4FPGA原理
1.2.5FPGA与CPLD简要比较
1.3商用FPGA／CPLD器件简介
第2章Verilog标准与基本语法
2.1Verilog HDL发展历史
2.2Verilog IEEE Standard 1364—1995标准基本语法
2.2.1标识符
2.2.2注释
2.2.3四值逻辑
2.2.4数字表达
2.2.5字符串
2.2.6数据类型
2.2.7内建基本门
2.2.8连续赋值assign语句
2.2.9过程赋值initial和always语句
2.2.10运算
2.2.11if语句
2.2.12case、casex和casez语句
2.2.13循环控制语句
2.2.14编译指示语句
2.2.15时延
2.2.16系统任务
2.2.17function与task
2.2.18参数
2.3Verilog IEEE Standard 1364更新标准重要特性简介
2.3.1敏感列表
2.3.2多维数组
2.4Verilog建模
2.4.1可综合与不可综合语法
2.4.2层次化和模块化设计方法
2.5Verilog代码书写
2.5.1Verilog代码编写推荐工具
2.5.2Verilog模块基本结构
2.5.3实例化方法
2.5.4层次命名
2.6简单Testbench设计
2.6.1组合电路Testbench基本结构
2.6.2时序电路Testbench基本结构
2.6.3文本界面的Testbench
2.7Verilog实例
2.7.1Lab1：门级电路设计与仿真
2.7.2Lab2：简单时序电路设计与仿真
2.7.3Lab3：文本界面的Testbench
2.7.4Lab4：3—8译码器
2.7.5Lab5：全加器
2.7.6Lab6：计数器
2.8Verilog常见问题
2.8.1数字仿真器基本原理
2.8.2阻塞赋值与非阻塞赋值
2.8.3$display、$strobe和$monitor比较
2.8.4#0延时
2.8.5竞争条件
2.8.6仿真与综合对部分语法的不同理解
2.8.7双向端口的仿真
2.8.8组合逻辑回环
2.8.9timescale问题
第3章Modelsim仿真
3.1仿真简介
3.2Modelsim简介
3.3Modelsim使用方式
3.3.1命令行方式
3.3.2脚本方式
3.3.3qverilog单步执行方式
3.4系统任务
3.5VCD输出
3.6SDF标注
3.7测试覆盖率
第4章Verdi使用
4.1Verdi简介
4.2Modelsim与Verdi联合调试流程
4.3FSDB格式波形导出
4.4Verdi使用实例
第5章QuartusⅡ使用
5.1QuartusⅡ简介
5.2FPGA开发流程
5.2.1流程简介
5.2.2创建项目
5.2.3设置约束
5.2.4综合适配
5.2.5下载验证
5.3功能仿真与时序仿真
第6章TimeQuest时序分析
6.1时序简介
6.2动态时序分析与静态时序分析
6.3基本时序分析模型
6.4SDC简介
6.5时序约束与时序分析技术
6.5.1时钟约束
6.5.2输入延时
6.5.3输出延时
6.5.4组合逻辑延时
6.6TimeQuest工具简介
6.7TimeQuest使用
6.7.1TimeQuest使用流程
6.7.2TimeQuest使用举例
6.8时序例外的约束与分析
6.8.1false path
6.8.2multicycle path多周期路径
6.8.3set_max_delay和set_min_delay
第7章SynplifyPro使用
7.1Synplify工具简介
7.2QuartusⅡ与Synplify Pro联合使用流程
7.2.1SynplifyPro与QuartusⅡ独立运行
7.2.2QuartusⅡ中调用Synplify Pro
7.2.3SynplifyPro中调用QuartusⅡ
第8章Verilog高级设计
8.1编码风格
8.1.1避免生成多余latch
8.1.2资源共享
8.1.3避免同时使用时钟双沿
8.2编码风格检查
8.3自检测Testbench设计
8.4FSM设计
8.4.1FSM分类
8.4.2两段式FSM设计
8.4.3三段式FSM设计
8.4.4FSM状态编码
8.5多时钟域设计
8.5.1亚稳态
8.5.22DFF同步器
8.5.3Open—Loop与Closed—Loop同步器
8.5.4多个控制信号的同步电路设计
8.5.5数据信号的同步电路设计
8.6复位信号处理
8.7PLI／VPI编程
8.7.1仿真器扩展接口发展历史
8.7.2VPI简介
8.7.3注册systf
8.7.4VPI实例1：系统任务hello
8.7.5回调callbacks
8.7.6VPI实例2：系统函数random
8.7.7Object存取方法
8.7.8VPI实例3：显示所有nets
第9章低功耗设计
9.1功耗来源
9.2基于FPGA的功耗估算
9.3低功耗设计方法
9.3.1门控时钟
9.3.2操作数隔离
9.4工具选项
第10章SOPC系统
10.1SOPC概念
10.2SOPC Builder简介
10.3Avalon总线
10.4NiosⅡ处理器简介
10.5SOPC开发流程
10.6SOPC最小系统硬件开发
10.7NiosⅡ软件开发
10.7.1NiosⅡ软件开发简介
10.7.2NiosⅡIDE使用流程：LED实例
10.8基于NiosⅡ的SOPC系统上μCLinux移植
10.8.1硬件设计
10.8.2软件开发环境
10.8.3NiosⅡ交叉开发工具链的构建
10.8.4硬件信息传递
10.8.5内核与应用程序配置
10.8.6系统测试
10.8.7网络应用
10.9Avalon总线IP核的开发
10.9.1Avalon总线功能模型
10.9.2Avalon总线IP核开发基本框架
10.9.3Avalon总线IP核仿真
10.9.4Avalon总线IP核集成
10.9.5Avalon总线IP核测试
10.10u—boot移植与使用
10.10.1u—boot移植
10.10.2u—boot使用
……
第11章综合设计：基于OR1200的SoC系统构建
附录rtl_to_gate工具
参考文献
精彩内容
《教育部高等学校电子信息类专业教学指导委员会规划教材·高等学校电子信息类专业系列教材:fpga现代数字系统设计及应用》根据作者多年的教学经验与工程实践编写，内容涉及大规模复杂系统的设计、验证及fpga实现的全部过程，详细演示了fpga系统设计的各项技术，有利于读者快速动手实践，对电子信息类学生系统掌握现代数字系统设计有重要的参考价值。
![]()
孔网啦啦啦啦啦纺织女工火锅店第三课
开播时间：09月02日 10:30
即将开播，去预约
直播中，去观看
占位居中
