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吴继华 著 / 人民邮电出版社 / 2011-02 / 平装
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Altera FPGA/CPLD设计
《AlteraFPGA/CPLD设计(高级篇)(第2版)》结合作者多年工作经验,深入地讨论了alterafpga/cpld的设计和优化技巧。在讨论fpga/cpld设计指导原则的基础上,介绍了altera器件的高级应用;引领读者学习逻辑锁定设计工具,详细讨论了时序约束与静态时序分析方法;结合实例讨论如何进行设计优化,介绍了altera的可编程器件的高级设计工具与系统级设计技巧。
本书附带光盘中收录了alteraquartusiiweb版软件,读者可以安装使用,同时还收录了本书所有实例的完整工程、源代码和使用说明文件,便于读者边学边练,提高实际应用能力。
本书可作为高等院校通信工程、电子工程、计算机、微电子与半导体等专业的教材,也可作为硬件工程师和ic工程师的实用工具书。
第1章可编程逻辑设计指导原则1.1可编程逻辑基本设计原则1.1.1面积和速度的平衡与互换原则1.1.2硬件原则1.1.3系统原则1.1.4同步设计原则1.2可编程逻辑常用设计思想与技巧1.2.1乒乓操作1.2.2串并转换1.2.3流水线操作1.2.4异步时钟域数据同步1.3Altera推荐的CodingStyle1.3.1CodingStyle的含义1.3.2结构层次化编码(HierarchicalCoding)1.3.3模块划分的技巧(DesignPartitioning)1.3.4组合逻辑的注意事项1.3.5时钟设计的注意事项1.3.6全局异步复位资源1.3.7判断比较语句case和if...else的优先级1.3.8使用Pipelining技术优化时序1.3.9模块复用与ResourceSharing1.3.10逻辑复制1.3.11香农扩展运算1.3.12信号敏感表1.3.13状态机设计的一般原则1.3.14AlteraMegafunction资源的使用1.3.15三态信号的设计1.3.16加法树的设计1.4小结1.5问题与思考第2章Altera器件高级特性与应用2.1时钟管理2.1.1时序问题2.1.2锁相环应用2.2片内存储器2.2.1RAM的普通用法2.2.2RAM用做移位寄存器2.2.3RAM实现固定系数乘法2.3数字信号处理2.3.1DSP块资源2.3.2工具支持2.3.3典型应用2.4片外高速存储器2.4.1存储器简介2.4.2ZBTSRAM接口设计2.4.3DDRSDRAM接口设计2.4.4QDRSRAM接口设计2.4.5DDR3、QDRII+和RLDRAMII+2.4.6软件支持和应用实例2.5高速差分接口和DPA2.5.1高速差分接口的需求2.5.2器件的专用资源2.5.3动态相位调整电路(DPA)2.5.4软件支持和应用实例2.6高速串行收发器2.7小结2.8问题与思考第3章LogicLock设计方法3.1LogicLock设计方法简介3.1.1LogicLock设计方法的目标3.1.2LogicLock设计流程3.1.3LogicLock设计方法支持的器件族3.2LogicLock区域3.2.1Region的类型与常用属性值3.2.2Region的创建方法3.2.3Region的层次结构3.2.4指定Region的逻辑内容3.3LogicLock的约束注意事项3.3.1约束优先级3.3.2规划LogicLock区域3.3.3向LogicLock区域中布置器件特性3.3.4虚拟引脚(VirtualPins)3.4反标注布线信息3.4.1导出反标注布线信息3.4.2导入反标注布线信息3.5LogicLock设计方法支持的TclScripts3.6QuartusII基于模块化的设计流程3.7小结3.8问题与思考第4章时序约束与时序分析4.1时序约束与时序分析基础4.1.1周期与最高频率4.1.2利用QuartusII工具分析设计4.1.3时钟建立时间4.1.4时钟保持时间4.1.5时钟输出延时4.1.6引脚到引脚的延迟4.1.7Slack4.1.8时钟偏斜4.1.9QuartusII时序分析工具和优化向导4.2设置时序约束的常用方法4.2.1指定全局时序约束4.2.2指定个别时钟约束4.3高级时序分析4.3.1时钟偏斜4.3.2多时钟域4.3.3多周期约束4.3.4伪路径4.3.5修正保持时间违例4.3.6异步时钟域时序分析4.4最小化时序分析4.5使用Tcl工具进行高级时序分析4.6TimeQuest简介4.7小结4.8问题与思考第5章设计优化5.1解读设计5.1.1内部时钟域5.1.2多周期路径和伪路径5.1.3I/O接口的时序要求5.1.4平衡资源的使用5.2设计优化的基本流程和首次编译5.2.1设计优化基本流程5.2.2首次编译的约束和设置5.2.3查看编译报告5.3资源利用优化5.3.1设计代码优化5.3.2资源重新分配5.3.3解决互连资源紧张的问题5.3.4逻辑综合面积优化5.3.5网表面积优化5.3.6寄存器打包5.3.7QuartusII中的资源优化顾问5.4I/O时序优化5.4.1执行时序驱动的编译5.4.2使用IOE中的触发器5.4.3可编程输入/输出延时5.4.4使用锁相环对时钟移相5.4.5其他I/O时序优化方法5.5最高时钟频率优化5.5.1设计代码优化5.5.2逻辑综合速度优化5.5.3布局布线器设置5.5.4网表优化和物理综合5.5.5使用LogicLock对局部进行优化5.5.6位置约束、手动布局和反标注5.5.7QuartusII中的时序优化顾问5.6使用DSE工具优化设计5.6.1为什么需要DSE5.6.2什么是DSE,如何使用5.7如何减少编译时间5.8设计优化实例5.9小结5.10问题与思考第6章Altera其他高级工具6.1命令行与Tcl脚本6.1.1命令行脚本6.1.2Tcl脚本6.1.3使用命令行和Tcl脚本6.2HardCopy流程6.2.1结构化ASIC6.2.2HardCopy器件6.2.3HardCopy设计流程6.3基于NiosII处理器的嵌入式系统设计6.3.1NiosII处理器系统6.3.2Avalon交换结构6.3.3使用SOPCBuilder构建系统硬件6.3.4NiosIIIDE集成开发环境6.3.5NiosII系统典型应用6.4DSPBuilder工具6.4.1DSPBuilder设计流程6.4.2与SOPCBuilder一起构建系统6.5小结6.6问题与思考第7章FPGA系统级设计技术7.1信号完整性及常用I/O电平标准7.1.1信号完整性7.1.2单端标准7.1.3差分标准7.1.4伪差分标准7.1.5片上终端电阻7.2电源完整性设计7.2.1电源完整性7.2.2同步翻转噪声7.2.3非理想回路7.2.4低阻抗电源分配系统7.3功耗分析和热设计7.3.1功耗的挑战7.3.2FPGA的功耗7.3.3热设计7.4SERDES与高速系统设计7.4.1SERDES的基本概念7.4.2AlteraStratixIVGX中SERDES的基本结构7.4.3典型高速系统应用框图举例7.4.4高速PCB设计注意事项7.5小结7.6问题与思考
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开播时间:09月02日 10:30