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[美]塞纳拉伯丁·纳瓦比(Zainalabedin,Navabi) 著; 贺海文 、 唐威昀 译 / 机械工业出版社 / 2015-07 / 平装
售价 ¥ 200.00
品相 九五品
上书时间2021-09-17
数字系统测试和可测试性设计
《数字系统测试和可测试性设计》论述了数字系统测试和可测性设计,它通过数字电路设计实例和方法阐明了测试和可测试性的概念。《数字系统测试和可测试性设计》还采用Verilog模型和Verilog测试平台实现并解释故障仿真和测试生成算法。《数字系统测试和可测试性设计》的最大特点是广泛地使用Verilog和VerilogPLI编写测试应用,这把《数字系统测试和可测试性设计》与其他讨论测试和可测试性的书籍区分开来。
译者序前言概述致谢第1章数字电路测试的基础知识和HDL的作用1.1设计及测试1.1.1RTL设计流程1.1.2流片后测试1.2测试重点1.2.1测试方法1.2.2可测试性方法1.2.3检测方法1.2.4测试成本1.3数字系统测试中的HDL1.3.1硬件建模1.3.2制定测试方法1.3.3虚拟测试机1.3.4可测试性硬件评估1.3.5协议感知自动测试设备1.4自动测试设备结构及仪器1.4.1数字激励及测量仪器1.4.2DC仪器1.4.3AC仪器1.4.4RF仪器1.4.5自动测试设备1.5小结第2章用于设计和测试的VerilogHDL2.1使用HDL开发测试方法的原因2.2将Verilog用于设计2.2.1将Verilog用于仿真2.2.2将Verilog用于综合2.3将Verilog用于测试2.3.1无故障电路分析2.3.2故障表编制及可测试性分析2.3.3故障仿真2.3.4测试生成2.3.5可测试性硬件设计2.4Verilog的基本结构2.4.1模块、端口、连线及变量2.4.2抽象的层级2.4.3逻辑值系统2.5组合电路2.5.1晶体管级描述2.5.2门级描述2.5.3运算级描述2.5.4过程级描述2.5.5实例化其他模块2.6时序电路2.6.1寄存器和移位寄存器2.6.2状态机编码2.7完整示例(加法器)2.7.1控制/数据划分2.7.2加法器的设计规格2.7.3CPU的实现2.8测试平台技术2.8.1测试平台技术2.8.2简单的组合测试平台2.8.3简单的时序测试平台2.8.4限制数据集2.8.5同步数据和响应处理2.8.6随机时间间隔2.8.7文本IO2.8.8仿真代码覆盖率2.9PLI基础知识2.9.1访问例行程序2.9.2HDL/PLI实现的步骤2.9.3在HDL/PLI环境中注入故障2.10小结第3章故障和缺陷建模3.1故障建模3.1.1故障抽象3.1.2功能故障3.1.3结构故障3.2门级结构故障3.2.1确认故障3.2.2固定开路故障3.2.3固定为0的故障3.2.4固定为1的故障3.2.5桥接故障3.2.6状态依赖型故障3.2.7多故障3.2.8单固定结构故障3.2.9检测单固定故障3.3与门级故障相关的问题3.3.1检测桥接故障3.3.2不可检测的故障3.3.3冗余故障3.4故障压缩3.4.1难以区分的故障3.4.2等效单固定故障3.4.3面向门的故障压缩3.4.4面向线路的故障压缩3.4.5重汇聚扇出的问题3.4.6支配性故障压缩3.5基于Verilog的故障压缩3.5.1用于故障压缩的Verilog测试平台3.5.2故障压缩的PLI实现3.6小结第4章故障仿真应用与方法4.1故障仿真4.1.1门级故障仿真4.1.2故障仿真要求4.1.3HDL环境4.1.4时序电路故障仿真4.1.5故障排除4.1.6相关术语4.2故障仿真应用4.2.1故障覆盖率4.2.2测试生成中的故障仿真4.2.3故障字典创建4.3故障仿真技术4.3.1串行故障仿真4.3.2并行故障仿真4.3.3并发故障仿真4.3.4演绎故障仿真4.3.5演绎故障仿真的比较4.3.6关键路径追踪故障仿真4.3.7微分故障仿真4.4小结第5章测试向量生成方法及算法5.1测试生成基础知识5.1.1布尔差分5.1.2测试生成过程5.1.3故障和测试5.1.4术语和定义5.2可控性和可观察性5.2.1可控性5.2.2可观察性5.2.3基于概率的可控性和可观察性5.2.4SCOAP的可控性和可观察性5.2.5基于距离5.3随机测试生成5.3.1限制随机测试数量5.3.2组合电路随机测试生成5.3.3时序电路的随机测试生成5.4小结第6章确定性测试生成算法6.1确定性测试生成方法6.1.1双阶段测试生成6.1.2面向故障的测试生成基本原理6.1.3D算法6.1.4PODEM(面向路径的测试生成)6.1.5其他确定性面向故障的测试生成方法6.1.6不依赖于故障的测试生成6.2时序电路测试生成6.3测试数据压缩6.3.1测试压缩的形式6.3.2测试兼容性6.3.3静态压缩6.3.4动态压缩6.4小结第7章通过扫描法进行测试电路设计7.1增加电路可测试性7.1.1折中方案7.1.2测试时序电路7.1.3组合电路的可测试性7.2可测试性插入7.2.1改善可观测性7.2.2提高可控性7.2.3共享可观测性引脚7.2.4共享控制引脚7.2.5降低选择输入7.2.6同步控制和观测7.3全扫描可测试性设计技术7.3.1全扫描插入7.3.2触发器结构7.3.3全扫描设计与测试7.4扫描结构7.4.1全扫描设计7.4.2映像寄存器可测试性设计7.4.3局部扫描方法7.4.4多扫描设计7.4.5其他的扫描设计7.5RTL扫描设计7.5.1RTL设计全扫描7.5.2RTL设计多链扫描7.5.3RTL扫描设计7.6小结第8章标准IEEE测试访问方法8.1边界扫描基础知识8.2边界扫描结构8.2.1测试访问端口8.2.2BS-1149.1寄存器8.2.3TAP控制器8.2.4解码器单元8.2.5选择器和其他单元8.3边界扫描测试说明8.4板级扫描链结构8.4.1单一串行扫描链8.4.2具有单一控制测试端口的多扫描链8.4.3具有一个TDI、TDO但有多个TMS的多扫描链8.4.4多扫描链,多TAP8.5RTL边界扫描8.5.1为CUT插入边界扫描测试硬件8.5.2两个模块的测试案例8.5.3虚拟边界扫描测试机8.6边界扫描描述语言8.7小结第9章逻辑内建自测试9.1内建自测试基本知识9.1.1基于存储器的内建自测试9.1.2内建自测试的有效性9.1.3内建自测试的类型9.1.4设计一个内建自测试9.2测试向量生成9.2.1测试向量产生器的集成9.2.2穷举计数器9.2.3环形计数器9.2.4扭环计数器9.2.5线性反馈移位寄存器9.3输出响应分析9.3.1输出响应分析器集成9.3.21字符计数器9.3.3跳变计数器9.3.4奇偶校验9.3.5串行LFSR9.3.6并行特征信号分析9.4内建自测试结构9.4.1与内建自测试相关的术语9.4.2集中式和独立式板级内建自测试结构9.4.3内建评估和自检9.4.4随机测试接口9.4.5LSSD片上自检9.4.6使用MISR和SRSG自测试9.4.7并发的内建自测试9.4.8BILBO9.4.9提高测试覆盖率9.5RTL内建自测试设计9.5.1被测电路设计、仿真和综合9.5.2RTS内建自测试插入9.5.3配置RTS内建自测试9.5.4内建自测试的合并配置9.5.5STUMPS设计9.5.6RTS和STUMPS的结果9.6小结第10章测试压缩10.1测试数据压缩10.2压缩方法10.2.1基于代码的方案10.2.2基于扫描的方案10.3解压缩方法10.3.1解压缩的硬件结构10.3.2周期性扫描链10.3.3基于代码的解压缩10.3.4基于扫描的解压缩10.4小结第11章通过MBIST测试存储器11.1存储器测试11.2存储器结构11.3存储器故障模型11.3.1固定故障11.3.2转换故障11.3.3耦合故障11.3.4桥接和状态耦合故障11.4功能测试方法11.4.1March测试算法11.4.2March-C算法11.4.3MATS+算法11.4.4其他的March测试11.5MBIST方法11.5.1简单的MarchMBIST11.5.2March-CMBIST计数-排序器11.5.3干扰MBIST11.6小结附录A在协议感知自动测试设备上使用HDL附录BPLI测试应用的门级组件附录C编程语言接口测试工具附录DIEEE1149.1标准边界扫描的Verilog描述附录E边界扫描IEEE1149.1标准虚拟测试机附录F由RTL综合生成的门级网表(NetlistGen)参考书目
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开播时间:09月02日 10:30