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作者:
杜勇
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出版社:
电子工业出版社
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ISBN:
9787121452154
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出版时间:
2023-04
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版次:
1
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装帧:
平装
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开本:
16开
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纸张:
胶版纸
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页数:
304页
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出版时间:
2023-04
-
版次:
1
-
装帧:
平装
售价
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65.10
7.4折
定价
￥88.00
品相
全新
上书时间2023-11-14
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商品描述：
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基本信息
书名:零基础学FPGA设计――理解硬件编程思想
定价：88元
作者:杜勇
出版社：电子工业出版社
出版日期：2023-04-01
ISBN：9787121452154
字数：
页码：304
版次：
装帧：平装
开本：16开
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内容提要
本书是针对FPGA初学者编著的入门级图书，以高云公司的FPGA和Verilog HDL为开发平台，详细阐述FPGA设计所需的基础知识、基本语法、设计流程、设计技巧，全面、细致、深刻地剖析了Verilog HDL与C语言等传统顺序语言的本质区别，使读者通过简单的实例逐步理解FPGA的硬件设计思想，实现快速掌握FPGA设计方法的目的。本书思路清晰、语言流畅、分析透彻，在简明阐述设计方法的基础上，重点辨析读者易于与常规顺序语言混淆的概念，力求使读者在较短的时间内理解硬件编程思想，掌握FPGA设计方法。
目录
目录篇 基础篇章 的数字逻辑电路知识t31．1 数字逻辑和逻辑电平t31．1．1 模拟器件构成的数字电路t31．1．2 TTL反相器电路t41．1．3 现实中的数字信号波形t51．1．4 了解常用的逻辑电平t61．2 布尔代数t71．2．1 布尔和几个基本运算规则t71．2．2 常用的布尔代数法则t81．3 组合逻辑电路基础t91．3．1 组合逻辑电路的表示方法t91．3．2 为什么会产生竞争冒险t101．4 时序逻辑电路基础t111．4．1 时序逻辑电路的结构t111．4．2 D触发器的工作波形t121．4．3 计数器与寄存器电路t131．5 小结t16第2章 可编程逻辑器件基础t172．1 可编程逻辑器件的历史t172．1．1 PROM是可编程逻辑器件t172．1．2 从PROM到GALt192．1．3 从SPLD到CPLDt212．1．4 FPGA的时代t222．2 FPGA的发展趋势t242．3 FPGA的结构t262．4 FPGA与其他处理平台的比较t282．4．1 ASIC、DSP、ARM的特点t292．4．2 FPGA的特点及优势t302．4．3 FPGA与CPLD的区别t312．5 工程中如何选择FPGA器件t312．6 小结t32第3章 准备好开发环境t333．1 安装FPGA开发环境t333．1．1 安装高云云源软件t333．1．2 安装ModelSim软件t353．2 开发平台CGD100简介t383．3 Verilog HDL基本语法t393．3．1 Verilog HDL的程序结构t393．3．2 数据类型及基本运算符t423．3．3 运算符优先级及关键词t443．3．4 赋值语句与块语句t443．3．5 条件语句和分支语句t473．4 小结t48第二篇 初识篇第4章 FPGA设计流程―LED流水灯电路t514．1 FPGA设计流程t514．2 流水灯设计实例要求t544．3 读懂电路原理图t554．4 流水灯的设计输入t574．4．1 建立FPGA工程t574．4．2 Verilog HDL程序输入t594．5 程序文件下载t624．6 小结t64第5章 从组合逻辑电路学起t655．1 从简单的与非门电路开始t655．1．1 调用门级结构描述与非门t655．1．2 二合一的命名原则t665．1．3 用门级电路搭建一个投票电路t675．2 设计复杂一点的投票电路t685．2．1 门电路设计方法的短板t685．2．2 利用assign语句完成门电路功能t695．2．3 常用的if…else语句t715．2．4 reg与wire的用法区别t735．2．5 记住“＜=”与“=”赋值的规则t745．2．6 非常重要的概念―信号位宽t755．2．7 行为级建模的5人投票电路t755．3 ModelSim仿真电路功能t765．3．1 4线-2线编码器设计t775．3．2 建立ModelSim工程t785．3．3 设计测试激励文件t795．3．4 查看ModelSim仿真波形t825．4 典型组合逻辑电路Verilog HDL设计t845．4．1 8421BCD编码器电路t855．4．2 8线-3线优先编码器电路t865．4．3 74LS138译码器电路t885．4．4 与if…else语句齐名的case语句t905．4．5 数据分配器与数据选择器电路t915．5 数码管静态显示电路设计t935．5．1 数码管的基本工作原理t935．5．2 实例需求及电路原理分析t945．5．3 数码管显示电路Verilog HDL设计t955．5．4 板载测试t975．6 小结t98第6章 时序逻辑电路的灵魂―D触发器t1016．1 深入理解D触发器t1016．1．1 D触发器产生一个时钟周期的t1016．1．2 D触发器能工作的时钟频率分析t1026．2 D触发器的描述方法t1046．2．1 单个D触发器的Verilog HDL设计t1046．2．2 异步复位的D触发器t1066．2．3 同步复位的D触发器t1086．2．4 时钟使能的D触发器t1096．2．5 D触发器的ModelSim仿真t1116．2．6 其他形式的D触发器t1126．3 初试牛刀―边沿检测电路设计t1136．3．1 边沿检测电路的功能描述t1136．3．2 边沿检测电路的Verilog HDL设计t1146．3．3 改进的边沿检测电路t1156．4 连续序列检测电路―边沿检测电路的升级t1166．4．1 连续序列检测电路设计t1166．4．2 分析Verilog HDL并行语句t1186．4．3 再论“＜=”与“=”赋值t1196．4．4 序列检测电路的ModelSim仿真t1216．5 任意序列检测器―感受D触发器的强大t1246．5．1 完成饮料质量检测电路功能设计t1246．5．2 优化检测电路的设计代码t1286．6 小结t129第7章 时序逻辑电路的精华―计数器t1317．1 简单的十六进制计数器t1317．1．1 计数器设计t1317．1．2 计数器就是加法器和触发器t1337．2 十进制计数器t1347．2．1 具有复位及时钟使能功能的计数器t1347．2．2 讨论计数器的进制t1357．2．3 计数器代码的花式写法t1367．3 计数器是流水灯的核心t1377．3．1 设计一个秒信号t1377．3．2 流水灯电路的设计方案t1397．3．3 闪烁频率可控制的流水灯t1407．3．4 采用移位运算设计流水灯电路t1427．4 Verilog的本质是并行语言t1427．4．1 典型的Verilog错误用法―同一信号重复赋值t1427．4．2 并行语言与顺序语言t1447．4．3 采用并行思维分析信号重复赋值问题t1457．5 呼吸灯电路设计t1467．5．1 呼吸灯的工作原理t1467．5．2 设计思路分析t1477．5．3 亮度实现模块Verilog HDL设计t1477．5．4 亮度控制模块Verilog HDL设计t1487．5．5 顶层模块Verilog HDL设计t1507．6 小结t151第三篇 入门篇第8章 设计简洁美观的秒表电路t1558．1 设定一个目标―4位秒表电路t1558．1．1 明确功能需求t1558．1．2 形成设计方案t1568．2 顶层文件的Verilog HDL设计t1578．3 设计一个完善的数码管显示模块t1588．4 秒表计数模块的Verilog HDL设计t1608．4．1 秒表计数电路设计t1608．4．2 秒表计数电路的ModelSim仿真t1628．4．3 简洁美观的秒表计数器设计t1638．4．4 实现秒表的启停功能t1668．5 按键消抖模块的Verilog HDL设计t1668．5．1 按键消抖产生的原理t1668．5．2 按键消抖模块Verilog HDL设计t1678．5．3 将按键消抖模块集成到秒表电路中t1698．6 小结t169第9章 数字密码锁电路设计t1719．1 数字密码锁的功能描述t1719．2 规划好数字密码锁的功能模块t1729．2．1 数字密码锁总体结构框图t1729．2．2 数字密码锁的顶层模块设计t1729．3 数字密码锁功能子模块设计t1749．3．1 按键消抖模块Verilog HDL设计t1749．3．2 计数模块Verilog HDL设计t1759．3．3 密码设置模块才是核心模块t1769．4 小结t1780章 简易电子琴电路设计t17910．1 音符产生原理t17910．2 琴键功能电路设计t18010．2．1 顶层模块设计t18010．2．2 琴键模块设计t18210．2．3 音符产生模块设计t18310．3 自动演奏乐曲《梁祝》t18510．3．1 自动演奏乐曲的原理t18510．3．2 自动演奏乐曲《梁祝》片段t18610．4 完整的电子琴电路设计t18910．5 小结t1901章 应用广泛的串口通信电路t19111．1 RS-232串口通信的概念t19111．2 串口硬件电路原理分析t19211．3 串口通信电路Verilog HDL设计t19311．3．1 顶层文件的Verilog HDL设计t19311．3．2 时钟模块的Verilog HDL设计t19511．3．3 接收模块的Verilog HDL设计t19611．3．4 发送模块的Verilog HDL设计t19811．3．5 FPGA实现及板载测试t19911．4 采用串口控制秒表电路t20111．4．1 设计需求分析t20111．4．2 顶层文件的Verilog HDL设计t20211．4．3 秒表时间获取模块Verilog HDL设计t20411．4．4 完善秒表电路顶层模块Verilog HDL代码t20511．4．5 完善秒表计数模块Verilog HDL代码t20711．4．6 FPGA实现及板载测试t21011．5 小结t2102章 对状态机的讨论t21112．1 有限状态机的概念t21112．2 状态机的Verilog设计方法t21212．2．1 一段式状态机Verilog代码t21212．2．2 二段式状态机Verilog代码t21312．2．3 三段式状态机Verilog HDL代码t21512．3 计数器电路的状态机描述方法t21612．4 序列检测器的状态机描述方法t21812．5 小结t221第四篇 提高篇3章 基本的时序约束方法t22513．1 电路的速度极限t22513．2 时序约束方法t22713．2．1 查看计数器的逻辑电路结构t22713．2．2 计数器电路添加时钟周期约束t22913．3 速度与面积的取舍t23113．3．1 多路加法器电路的结构分析t23113．3．2 流水线操作的本质―讨论多路加法器的运行速度t23313．3．3 用一个加法器完成4路加法t23513．3．4 串行加法器时序分析t23813．4 小结t2384章 采用IP核设计t24114．1 FPGA设计中的“拿来主义”―使用IP核t24114．1．1 IP核的一般概念t24114．1．2 FPGA设计中的IP核类型t24214．2 时钟IP核t24414．2．1 全局时钟资源t24414．2．2 采用时钟IP核生成多路时钟信号t24414．3 乘法器IP核t24814．3．1 乘法器IP核参数的设置t24814．3．2 乘法器IP核的功能仿真t25014．4 存储器IP核t25114．4．1 ROM核t25114．4．2 RAM核t25514．5 小结t2605章 采用在线逻辑分析仪调试程序t26115．1 在线逻辑分析仪的优势t26115．2 GAO的使用流程t26215．3 采用GAO调试串口通信程序t26315．3．1 调试目的t26315．3．2 添加GAO到项目中t26315．3．3 设置触发信号及触发条件t26415．3．4 设置捕获信号参数t26515．3．5 观察串口收发信号波形t26715．4 小结t2686章 常用的FPGA设计技巧t26916．1 默认引脚状态设置t26916．2 复位信号的处理方法t27116．3 合理利用时钟使能信号设计t27216．4 利用移位相加实现乘法运算t27316．5 根据芯片结构制定设计方案t27416．6 浮点乘法器设计t27516．6．1 单精度浮点数据格式t27516．6．2 单精度浮点数乘法运算分析t27616．6．3 自定义浮点数据格式t27616．6．4 自定义浮点数据乘法算法设计t27716．6．5 算法Verilog HDL实现t27816．7 小结t284参考文献t287
作者介绍
杜勇，四川省广安市人，高级工程师。1999年于湖南大学获电子工程专业学士学位，2005年于国防科技大学获信息与通信工程专业硕士学位。主要从事数字信号处理、无线通信以及FPGA应用技术研究。发表学术论文十余篇，出版《数字滤波器的MATLAB与FPGA实现（第2版）》、《数字通信同步技术的MATLAB与FPGA实现》、《数字调制解调技术的MATLAB与FPGA实现》等多部著作。
序言
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