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测试平台编写指南：SystemVerilog验证（原书第2版）

[美]克里斯·斯皮尔著；张春译 / 科学出版社 / 2009-09 / 平装

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测试平台编写指南：SystemVerilog验证
作者: [美] 克里斯·斯皮尔著；张春译

出版社: 科学出版社

出版时间: 2009-09

版次: 1

ISBN: 9787030253064

定价: 55.00

装帧: 平装

开本: 16开

纸张: 胶版纸

页数: 365页

字数: 541千字

正文语种: 简体中文
内容简介：

　　本书讲解了SystemVerilog语言的工作原理，介绍了类、随机化和功能覆盖率等测试手段和概念，并且在创建测试平台方面提供了很多引导性的建议。本书借助大量的实例说明SystemVerilog的各种验证方法，以及如何根据实际的应用情况选择最优的方法达到尽可能高的覆盖率。而且，重点演示了如何使用面向对象编程(OOP)的方法建立由覆盖率驱动并且受约束的基本的随机分层测试平台，此外，还论述了SystemVerilog与C语言的接口技术。
　　本书可供具有一定Vetilog编程基础的电路工程技术人员使用，也可作为高等院校电子类、自动化类、计算机类的学生参考书。

作者简介：

作者：(美国)克里斯·斯皮尔译者：张春麦宋平赵益新

目录：

第1章验证导论
1．1验证流程
1．1．1不同层次上的测试
1．1．2验证计划
1．2验证方法学
1．3基本测试平台的功能
1．4定向测试
1．5方法学基础
1．6受约束的随机激励
1．7你的随机化对象是什么
1．7．1设备和环境配置
1．7．2输入数据
1．7．3协议异常、错误和违例
1．7．4时延和同步
1．7．5并行的随机测试
1．8功能覆盖率
1．8．1从功能覆盖率到激励的反馈
1．9测试平台的构件
1．10分层的测试平台
1．10．1不分层的测试平台
1．10．2信号和命令层
1．10．3功能层
1．10．4场景层
1．10．5测试的层次和功能覆盖率
1．11建立一个分层的测试平台
1．11．1创建一个简单的驱动器
1．12仿真环境的阶段
1．13最大限度的代码重用
1．14测试平台的性能
1．15结束语

第2章数据类型
2．1内建数据类型
2．1．1逻辑(logic)类型
2．1．2双状态数据类型
2．2定宽数组
2．2．1定宽数组的声明和初始化
2．2．2常量数组
2．2．3基本的数组操作——for和foreach
2．2．4基本的数组操作——复制和比较
2．2．5同时使用位下标和数组下标
2．2．6合并数组
2．2．7合并数组的例子
2．2．8合并数组和非合并数组的选择
2．3动态数组
2．4队列
2．5关联数组
2．6链表
2．7数组的方法
2．7．1数组缩减方法
2．7．2数组定位方法
2．7．3数组的排序
2．7．4使用数组定位方法建立记分板
2．8选择存储类型
2．8．1灵活性
2．8．2存储器用量
2．8．3速度
2．8．4排序
2．8．5选择最优的数据结构
2．9使用typedef创建新的类型
2．10创建用户自定义结构
2．10．1使用struct创建新类型
2．10．2对结构进行初始化
2．10．3创建可容纳不同类型的联合
2．10．4合并结构
2．10．5在合并结构和非合并结构之间进行选择
2．11类型转换
2．11．1静态转换
2．11．2动态转换
2．11．3流操作符
2．12枚举类型
2．12．1定义枚举值
2．12．2枚举类型的子程序
2．12．3枚举类型的转换
2．13常量
2．14字符串
2．15表达式的位宽
2．16结束语

第3章过程语句和子程序
3．1过程语句
3．2任务、函数以及void函数
3．3任务和函数概述
3．3．1在子程序中去掉begin．．．end
3．4子程序参数
3．4．1c语言风格的子程序参数
3．4．2参数的方向
3．4．3高级的参数类型
3．4．4参数的缺省值
3．4．5采用名字进行参数传递
3．4．6常见的代码错误
3．5子程序的返回
3．5．1返回(return)语句
3．5．2从函数中返回一个数组
3．6局部数据存储
3．6．1自动存储
3．6．2变量的初始化
3．7时间值
3．7．1时间单位和精度
3．7．2时间参数
3．7．3时间和变量
3．7．4$time与$realtime的对比
3．8结束语

第4章连接设计和测试平台
4．1将测试平台和设计分开
4．1．1测试平台和DUT之间的通信
4．1．2与端口的通信
4．2接口
4．2．1使用接口来简化连接
4．2．2连接接口和端口
4．2．3使用modport将接口中的信号分组
4．2．4在总线设计中使用modport
4．2．5创建接口监视模块
4．2．6接口的优缺点
4．2．7更多侧子和信息
4．3激励时序
4．3．1使用时钟块控制同步信号的时序
4．3．2接口中的logic和wire对比
4．3．3Verilog的时序问题
4．3．4测试平台一设计间的竞争状态
4．4．4程序块(ProgramBlock)和时序区域(TImingRegion)
4．3．6仿真的结束
4．3．7指定设计和测试平台之间的延时
4．4接口的驱动和采样
4．4．1接口同步
4．4．2接口信号采样
4．4．3接口信号驱动
4．4．4通过时钟块驱动接口信号
4．4．5接口中的双向信号
4．4．6为什么在程序4．4．7时钟发生器
4．5将这些模块都连接起来
4．5．1端口列表中的接口必须连接
4．6顶层作用域
4．7程序——模块交互
4．8SystemVerilog断言
4．8．1立即断言(ImmediateAssertion)
4．8．2定制断言行为
4．8．3并发断言
4．8．4断言的进一步探讨
4．9四端口的ATM路由器
4．9．1使用端口的ATM路由器
4．9．2使用端口的ATM顶层网单
4．9．3使用接口简化连接
4．9．4ATM接口
4．9．5使用接口的ATM路由器模型
4．9．6使用接口的ATM顶层网单
……
第5章面向对象编程基础
第6章随机化
第7章线程以及线程间的通信
第8章面向对象编程的高级技巧指南
第9章功能覆盖率
第10章高级接口
第11章完整的SystemVerilog测试平台
第12章SystemVerilog与C语言的接口

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