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罗杰 、 谭力 、 刘文超 编 / 机械工业出版社 / 2015-04 / 平装
售价 ¥ 18.00 2.6折
定价 ¥69.00
品相 九品品相描述
上书时间2020-06-27
Verilog HDL与FPGA数字系统设计/高等院校电子信息与电气学科系列规划教材
《VerilogHDL与FPGA数字系统设计/高等院校电子信息与电气学科系列规划教材》是根据电子技术的发展和我国高等教育发展的新形势,以及作者多年教学与实践经验的基础上而编写的。内容覆盖了数字逻辑设计基础、VerilogHDL基础知识与建模方法、有限状态机设计、可编程逻辑器件及其开发工具、数字电路与系统设计实例、数字电路动态仿真与静态时序分析等相关知识。《VerilogHDL与FPGA数字系统设计/高等院校电子信息与电气学科系列规划教材》将数字逻辑设计和VerilogHDL有机地结合在一起,方便读者快速地掌握数字逻辑的基础知识和VerilogHDL建模方法,熟悉用EDA方法设计数字系统的技巧。《VerilogHDL与FPGA数字系统设计/高等院校电子信息与电气学科系列规划教材》不仅注重基础知识的介绍,而且力求向读者系统地讲解VerilogHDL在数字系统设计方面的实际应用。《VerilogHDL与FPGA数字系统设计/高等院校电子信息与电气学科系列规划教材》以QuartusⅡ9.1为软件平台,所有程序都通过了DE2开发板的硬件测试,读者可参考使用。《VerilogHDL与FPGA数字系统设计/高等院校电子信息与电气学科系列规划教材》可用作高等院校电气信息类等专业本、专科生的教材或教学参考书,也可以作为电子技术课程设计、电子设计大赛或数字系统设计工程技术人员学习EDA技术的参考书。
罗 杰 华中科技大学电子信息与通信学院副教授,国家精品课程“电子线路设计与测试”课程组负责人之一,全国大学生电子设计竞赛湖北赛区专家组专家,华中地区高等学校EDA/SOPC研究会理事。主要从事电子技术和EDA技术的教学与科研工作,讲授课程包括:模拟电子技术基础、数字电路与逻辑设计、数字ASIC设计、微机原理与接口技术、电子线路设计与测试等。研究方向主要涉及现代EDA技术,嵌入式系统开发与应用,弱信号检测与处理技术等方向。此外,作者还出版了多本获奖教材,在高校师生中深受欢迎。
前言教学建议第一篇数字系统基础第1章数字逻辑设计基础1.1数字电路的发展历史及分类1.2逻辑运算及逻辑门1.2.1基本逻辑运算及对应的逻辑门1.2.2常用复合逻辑运算及对应的逻辑门1.2.3集成逻辑门电路简介1.2.4三态门1.3逻辑代数的基本公式和规则1.3.1逻辑代数的基本公式1.3.2逻辑代数的基本规则1.3.3基本公式的应用1.4逻辑函数的代数化简法1.5逻辑函数的卡诺图化简法1.5.1最小项的定义和性质1.5.2逻辑函数的最小项表达式1.5.3用卡诺图表示逻辑函数1.5.4用卡诺图化简逻辑函数1.5.5用卡诺图化简含无关项的逻辑函数1.6组合逻辑电路设计1.6.1组合逻辑电路设计的一般步骤1.6.2组合逻辑电路设计举例小结习题第2章VerilogHDL入门与功能仿真2.1硬件描述语言简介2.1.1硬件描述语言的起源2.1.2硬件描述语言的特点2.2VerilogHDL程序的基本结构2.2.1VerilogHDL程序的基本概述2.2.2简单VerilogHDL程序实例2.3逻辑功能的仿真验证过程2.3.1激励块2.3.2仿真过程简介2.4ModelSim仿真软件的使用2.4.1创建工作目录2.4.2输入源文件2.4.3建立工作库2.4.4编译设计文件2.4.5将设计文件载入仿真器2.4.6运行仿真器2.5VerilogHDL功能仿真常用命令2.5.1系统任务2.5.2编译器指令小结习题第3章VerilogHDL基础语法与组合逻辑电路建模3.1VerilogHDL基本语法规则3.1.1词法规定3.1.2逻辑值集合3.1.3常量及其表示3.1.4数据类型3.2VerilogHDL门级建模3.2.1多输入门3.2.2多输出门3.2.3三态门3.2.4门级建模举例3.3VerilogHDL数据流建模与运算符3.3.1数据流建模3.3.2表达式与操作数3.3.3运算符3.3.4运算符的优先级别3.4组合电路的行为级建模3.5分层次的电路设计方法3.5.1设计方法3.5.2模块实例引用语句3.6常用组合电路及其设计3.6.1编码器3.6.2二进制译码器3.6.3七段显示译码器3.6.4二进制数与8421BCD码的转换小结习题第4章时序逻辑电路建模4.1锁存器4.1.1基本SR锁存器4.1.2门控D锁存器4.1.3门控D锁存器的VerilogHDL建模4.2时序电路建模基础4.2.1阻塞型赋值语句和非阻塞型赋值语句4.2.2事件控制语句4.3触发器4.3.1D触发器的逻辑功能4.3.2有清零输入和预置输入的D触发器4.3.3有使能端的D触发器4.3.4D触发器及其应用电路的VerilogHDL建模4.4寄存器和移位寄存器4.4.1寄存器及VerilogHDL建模4.4.2移位寄存器及VerilogHDL建模4.4.3移位寄存器的应用电路4.5同步计数器4.5.1同步计数器的设计4.5.2同步计数器的VerilogHDL建模4.6VerilogHDL函数与任务的使用4.6.1函数说明语句4.6.2任务说明语句4.7m序列码产生电路设计小结习题第5章有限状态机设计5.1状态机的基本概念5.1.1状态机的基本结构及类型5.1.2状态机的状态图表示法5.1.3状态机的设计步骤5.2基于VerilogHDL的状态机描述方法5.2.1状态图的建立过程5.2.2状态图的描述方法5.3状态机设计中的关键技术5.3.1状态编码5.3.2消除输出端产生的毛刺5.3.3使用OneHot编码方案设计状态机5.4状态机设计举例5.4.1汽车尾灯控制电路设计5.4.2十字路口交通灯控制电路设计小结习题第6章可编程逻辑器件6.1概述6.1.1PLD的历史6.1.2PLD开发流程简介6.1.3PLD器件的符号6.2简单可编程逻辑器件6.2.1PLA6.2.2PAL6.3复杂可编程逻辑器件6.3.1CPLD的基本结构6.3.2逻辑块6.3.3IO块6.3.4可编程内部互连线资源6.4现场可编程门阵列6.4.1FPGA实现逻辑函数的基本原理6.4.2FPGA的一般结构6.4.3基于LUT的逻辑块6.4.4可编程布线资源6.4.5IO块小结习题第二篇数字系统设计实践第7章FPGA开发工具的使用7.1QuartusII软件介绍7.1.1QuartusII9.1软件主界面7.1.2QuartusII的设计流程7.1.3USBBlaster驱动安装7.2基于原理图的电路仿真7.2.1建立新的设计项目7.2.2输入电路原理图7.2.3编译设计项目7.2.4仿真验证设计项目7.2.5分析信号的延迟特性7.2.6实验任务7.3基于VerilogHDL的电路设计与实现7.3.1半加器的设计与VerilogHDL建模举例7.3.2输入设计文件7.3.3建立新的设计项目7.3.4编译设计文件7.3.5仿真验证设计项目7.3.6分配引脚7.3.7对目标器件编程与硬件电路测试7.3.8使用电路网表观察器查看电路图7.3.9实验任务7.4基于原理图和VerilogHDL的层次化设计7.4.1编码、译码、显示电路7.4.2建立新的设计项目7.4.3输入HDL底层文件并完善原理图7.4.4分配引脚并编译设计7.4.5仿真验证设计项目7.4.6对目标器件编程与硬件电路测试7.4.7实验任务7.5嵌入式逻辑分析仪SignalTapII的使用7.5.1SignalTapII的实现原理与使用流程7.5.2SignalTapII的基本使用方法7.5.3实验任务7.6宏功能模块的调用7.6.1计数器模块LPM_COUNTER的配置与调用7.6.2嵌入式锁相环模块ALTPLL的配置与调用7.6.3先进先出模块FIFO的配置与调用7.6.4存储器模块LPM_ROM的配置与调用7.6.5实验任务7.7在QuartusII中调用ModelSim进行仿真7.7.1乘法器模块LPM_MULT的配置与调用7.7.2仿真流程7.7.3实验任务小结第8章数字电路与系统的设计实践8.1变模计数器设计8.1.1功能要求8.1.2设计分析8.1.3逻辑设计8.1.4设计实现8.1.5实验任务8.2移动显示字符的设计8.2.1功能要求8.2.2设计分析8.2.3逻辑设计8.2.4设计实现8.2.5实验任务8.3分频器设计8.3.1功能要求8.3.2设计分析8.3.3逻辑设计8.3.4设计仿真8.3.5实际运行结果8.3.6实验任务8.4篮球竞赛30秒定时器设计8.4.1功能要求8.4.2设计分析8.4.3逻辑设计8.4.4设计实现8.4.5实验任务8.5多功能数字钟设计8.5.1功能要求8.5.2设计分析8.5.3数字钟主体电路逻辑设计8.5.4功能扩展电路逻辑设计8.5.5顶层电路设计8.5.6实验任务8.6频率计设计8.6.1功能要求8.6.2设计分析8.6.3逻辑设计8.6.4顶层电路设计8.6.5实验任务8.7DDS函数信号发生器的设计8.7.1功能要求8.7.2DDS产生波形的原理8.7.3设计分析8.7.4顶层电路设计8.7.5设计实现8.7.6DA转换电路及放大电路设计8.7.7实验任务8.8有限状态机实验8.8.1功能要求8.8.2设计分析8.8.3逻辑设计8.8.4设计实现8.8.5实验任务小结第9章静态时序分析工具TimeQuest的使用9.1静态时序分析基础9.1.1同步路径的分析9.1.2异步路径的分析9.1.3外部同步路径的分析9.1.4不同的时序模型9.2TimeQuest时序分析器的使用9.2.1TimeQuest的使用流程9.2.2两级流水线乘法器设计9.2.3设定时序要求9.2.4全编译并完成布局布线9.2.5验证时序小结第10章异步串口通信及UART实现10.1UART接口实现原理10.1.1串行通信的概念10.1.2基本的UART通信协议10.2UART接口模块的层次化设计10.2.1UART接口的功能模块划分10.2.2配置文件10.2.3顶层模块的功能描述10.2.4接收模块的功能描述10.2.5发送模块的功能描述10.2.6波特率变换模块的功能描述10.2.7微处理器接口模块的功能描述10.3对UART接口模块的功能仿真10.3.1对接收模块的功能仿真10.3.2对发送模块的功能仿真10.3.3对波特率变换模块的功能仿真10.3.4对微处理器接口模块的功能仿真10.3.5对UART接口模块的功能仿真10.4逻辑综合与时序仿真10.5下载与验证测试10.5.1验证系统概述10.5.2验证结果小结第11章VGA接口控制器的设计11.1VGA接口标准和接口电路11.1.1VGA接口标准11.1.2VGA接口电路11.2VGA彩条信号发生器11.2.1功能要求11.2.2设计分析11.2.3逻辑设计11.2.4顶层电路设计11.2.5对目标器件编程与硬件电路测试11.2.6使用SignalTapII观察VGA工作时序11.2.7实验任务11.324位位图显示11.3.1功能要求11.3.2设计分析11.3.3逻辑设计11.3.4顶层电路设计11.3.5对目标器件编程与硬件电路测试11.3.6实验任务小结附录AVerilogHDL关键字附录B常用FPGA开发板介绍附录CCycloneII系列器件结构参考文献
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开播时间:09月02日 10:30